新思科技(Synopsys)近日宣布與台積公司(TSMC)合作，共同為台積公司22奈米超低功耗(ULP)與22奈米超低漏電(ULL) 製程開發DesignWare® 基礎IP。該基礎IP包含用於台積公司22奈米製程的邏輯庫、嵌入式記憶體以及一次性可編程(one-time programmable，OTP)非揮發性記憶體 (non-volatile memories，NVM)，能協助設計人員大幅降低功耗，同時滿足各式應用的效能需求。DesignWare Duet Package包括了具備面積優化的高速低功耗嵌入式記憶體、使用標準核心氧化物(core oxide)或厚IO 氧化物以實現低漏電率的邏輯庫、記憶體測試與修復能力以及功耗優化套件，能為SoC帶來最佳的結果品質。

 

DesignWare HPC設計套件內容包括高速、高密度的記憶體實例 (memory instance)和邏輯單元，能協助SoC設計人員進行CPU、GPU 與DSP核心的優化，以達到速度、面積與功耗的最佳平衡。用於台積公司22ULP與22ULL製程的DesignWare OTP NVM IP無須額外的光罩層數或製程步驟，且能以最少的矽足跡(footprint)達到高產出、高安全性及高可靠性。

 

台積公司設計基礎架構行銷事業部資深協理Suk Lee表示：「台積公司與新思科技長久的合作成功紀錄，有助於雙方客戶實現SoC在效能、功耗及晶片面積的目標。藉由為台積公司22ULP 與22ULL製程提供DesignWare 基礎IP，新思科技作為業界領導廠商，持續提供通過驗證的IP解決方案，協助設計人員減少設計工作量，同時在台積公司最新製程技術中實現設計目標。」

 

新思科技行銷副總裁John Koeter也表示：「新思科技與台積公司密切合作，歷經多個台積公司製程世代，所提供的高品質基礎IP能協助設計人員滿足SoC在功耗、效能與面積的需求。為台積公司22ULP 與22ULL製程提供DesignWare邏輯庫與嵌入式記憶體IP，能協助設計人員大幅降低目標應用的功耗，並加快產品的上市腳步。」

 

上市時程

針對台積公司22ULP 與22ULL製程的DesignWare Duet Package與HPC設計套件預計於今年第三季上市。用於22ULP製程的DesignWare OTP NVM IP預計於今年第三季上市，而用於22ULL製程的OTP NVM IP則計畫在明年第一季上市。